【知识点】实验三全加器构成及测试（一）

实验 3 全加器配置和测试一、实验目的1、了解如何实现全加器。 2、掌握全加器的逻辑功能。 二、实验使用的器件和仪器1、3-2-2-3 NAND门74LS542片2、六反相器74LS041片3、双4对1数据选择74LS1531芯片三、实验内容1、用2个74LS54和1个74LS04组成下图所示的逻辑电路。图5.1个全加器2、将A、B、CI接逻辑开关输出，F、CO接逻辑状态指示灯3、按下或弹出逻辑开关生成A , B , CI 的 8 种组合，观察并记录 F 和 CO 的值。4、试试四合一的多路复用器，实现一个交通信号监控电路。 四、实验小贴士 对于或非门，如果一个与门的一个或几个输入管脚不用用3-8译码器实现全加器，需要接高电平；如果不使用与门，则该与门的至少一个输入引脚需要连接到低电平。 五、实验接线图、真值表和逻辑表达式1、实验接线图5.2是一个3-2-2-3与非门74LS54和一个反向全加器的接线图由相位装置74LS04组成。图中K1、K2、K3为逻辑开关量输出，LED0、LED1为逻辑状态指示灯。图5.2全加器实验接线图2、全加器真值表输入输出ABCIFCO00000001100101001101100101010111001111115、附录常用实验器件引线图1、四个2输入正与非门74LS00Y= AB 2、六个反相器 74LS04Y=3、四个 2 输入 NOR 门 74LS28Y=A+B4、3-2-2-3 NOR 门 74LS54Y=AB+ CDE+FGH+IJ 5、双JK触发器（带清零端） 74LS73真值表输入输出清零时钟 JKQLXXXLHH↓LLQ00H↓HLHLH↓LHLHH↓HH反转 HHXXQ006、双D触发器（带预置和清零端） 74LS74输入输出预设清零时钟 DQLHXXHLHLXXLHLLXXHHHH↑HHLHH↑LLHHHLXQ00 真值表7、 四路二输入异或门 74LS86Y=A⊕B=A+B8、 三态输出四总线缓冲门 74LS125 正逻辑Y=AC 为高电平时输出截止 > 双 4-1 线数据选择器/多路复用器 74LS153 真值表选择输入数据输入选通输出 BAC0C1C2C3GYXXXXXXHLLLLXXXLLLLHXXXLHLHXLXXLLLHXHXXLHHLXXLXLLHLXXHXLHHHXXLXLLHHXXXHLH1< @1、同步十进制计数器 74LS16274LS162 是一个同步 BCD 计数器。

CLOCK 是计数时钟，在上升沿计数。 CLEAR 是同步清零，低电平有效。 LOAD 是一个同步预设用3-8译码器实现全加器，低电平有效。 D、C、B、A为数据预置端，D为高位。 QA、QB、QC、QD 为计数输出，QD 为高电平。 CARRY 为进位位，高有效，脉冲宽度等于 QA 脉冲宽度。当 ENABLE T 和 ENABLE P 为高电平时启用计数。当 ENABLE T 为低电平时，CARRY 输出被禁用。 12、4-7 解码器/驱动器 74LS4813、8-3 线路优先编码器 14、十进制计数器 74LS90