CP=1时改变状态,触发器状态会跟着改变

上一篇文章介绍了RS触发器、D触发器和JK触发器,它们都是在时钟脉冲CP=1时改变状态的。但是当CP=1时,触发器的输入信号发生变化,触发器的状态也随之变化。如果在整个电路中,我们只需要每个时钟周期只改变一次状态,那么选择状态转换的时机就很重要。

上图为时钟脉冲信号的波形。CP=1 会持续很短的时间。在此期间,输入信号可能会发生多次变化,因此触发器会输出多种不同的状态,影响后续电路的接收。并不是我们想要结果。从波形图中可以看出,当0转1,或1转0时,电路根据输入信号改变状态,其他时候保持原来的状态。这种触发称为边沿触发。CP 在上升沿由 0 变为 1,在下降沿由 1 变为 0。边沿触发提高了触发器的工作可靠性和抗干扰能力。

边 D 触发器

上图是D触发器的逻辑图,“>”表示利用时钟脉冲CP的上升沿触发用jk触发器实现d触发器,所以称为边沿D触发器。其逻辑功能与前面介绍的D触发器相同,只是翻转(flipping是状态改变)时序只在CP的上升沿到来时有效。

上图中:触发器的初始状态为Q=0,

在第一个时钟脉冲中,当CP的上升沿到来时,D输入为1,Q的状态由0变为1;

在第二个时钟脉冲中,Q 保持为 1 的状态,直到 CP 的上升沿到来。此时D的输入为0,Q由1变为0;

对于第三个时钟脉冲,D始终输入为0,Q=0;

第四个时钟脉冲,上升沿到来时,D输入为0,Q=0。

Edge JK 触发器

如上图所示,在J、K微信号输入端,“O>”表示CP的下降沿触发。JK边沿触发的逻辑功能与前面的JK触发相同,但与JK触发的高电平相同。触发不同,边沿JK触发使用下降沿触发,这里不做逻辑功能分析。

上图中:触发器的初始状态Q=0,

当第一个时钟脉冲的下降沿到来时,J=0,K=1,触发器与J相同,即Q=0;

当第二个时钟脉冲的下降沿到来时,J=0,K=1用jk触发器实现d触发器,触发器与J相同,即Q=0;

当第三个时钟脉冲的下降沿到来时,J=1,K=0,触发器状态与J相同,由0变为1,即Q=1;

当第四个时钟脉冲的下降沿到来时,J=0,K=0,触发器状态保持不变,Q=1;

当第五个时钟脉冲的下降沿到来时,J=1,K=1,触发器状态反转,即Q=0。

边沿触发就介绍到这里,欢迎关注。

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