英特尔2025年目标计划超越所有竞争对手，重新定义命名规则

英特尔 CEO 亨利·基辛格曾表示，希望英特尔能够在 2025 年重回产品领导者的位置，而就在上个月，英特尔在活动上正式披露了 2025 年目标计划，包括下一代 5 代工艺节点电路图。，通过坚定的战略意图超越所有竞争对手，顺便重新定义了命名规则。

就像从 80486 到奔腾，从奔腾到酷睿，英特尔每一次重大的更名决策背后，都会有一次强大的技术飞跃。这一次，让我们花点时间谈谈应该如何理解英特尔的 2025 路线图。

结果第一

如果您想大致了解整个事情，那么下表应该可以帮助您充分利用英特尔的时间安排。与往常一样，用于生产和零售的英特尔技术是有区别的。例如，每个工艺节点可能存在数年，新工艺是否投入实际产品仍取决于市场运作。在这里可以了解到，AMD 正在更加努力地挤压英特尔的牙膏。

回顾今年早些时候Kissinger给出的IDM2.0策略，可以了解到该策略包含三个要素，即：

1、加快完成7nm生态建设；2、投资台积电等代工厂生产橄榄枝；3、返回芯片代工服务。

从第一点和第三点可以看出，英特尔在强调如何实现自己的工艺节点开发节奏。基辛格在最近的 2021 年第三季度财报电话会议上表示，英特尔目前每天生产 10nm 晶圆。突破了14nm，标志着英特尔实现了向10nm工艺的过渡。同时，今年 6 月，英特尔还表示，下一代 10nm 产品将需要额外的验证时间，以简化 2022 年企业级产品的部署。

（最好在手机横屏上观看）

仍然需要注意的是，尽管英特尔一直在强调 10nm 工艺及其同等产品的优越性，但台积电的 7nm 和 5nm 设计实际上已经在量产芯片上超过了英特尔的晶体管密度，在出货量上也超过了它们。英特尔，这也是基辛格推动英特尔全面内部改革并获得董事会支持的原因。

帕特·盖尔辛格

因此，这份路线图的公布就变得非常重要，这将代表英特尔未来4年的战略节奏，或者说挤牙膏的进展。整体来看，英特尔正在积极改进新产品的进度，让技术更加模块化、更加成熟。

推动 IDM 2.0 战略中整套技术开发的人是去年被任命为英特尔技术与制造总经理的 Ann B. Kelleher。该部门成立于2020年7月，专注于纯安凯乐本人在英特尔担任工程师26年，先后管理过Fab 24（爱尔兰）、Fab 12（美国亚利桑那州）、Fab 11X（美国新墨西哥州） )，以及英特尔总部的制造和运营。部门总经理。

安·B·凯莱赫

会上，安凯乐博士表示，在供应商、生态系统学习、组织架构、模块化设计策略、应急预案等方面都发生了重大变化，技术团队的运作也将更加精简。英特尔重回技术领先地位的目标被定义为“每瓦性能”性能，这也意味着芯片的峰值性能仍然是英特尔发展战略的重要组成部分。

晶圆厂 11X

接下来，让我们开始我们的长篇大论。

英特尔重命名进程名称的目的是为了更好地符合当前的行业命名方式。显然，在营销方式上，最有效的方式是加入对方，依靠行业领导力重塑行业规则。一点点的英特尔是相当大胆的。

事实上，在大众认知中，英特尔的 10nm 技术对台积电的 7nm 已经不再陌生。当 2D 平面转向 3D FinFET 时，数字表达与物理情况之间没有直接关联。在三星的领导下，它已成为一种营销工具。混乱已经持续了五年。

现在让我们放出英特尔公布的电路图：

2020年，英特尔10nm SuperFin。应用于 Tiger Lake 和 Xe-LP 独立显卡解决方案 SG1 和 DG1，名称保持不变。

2021年下半年，Intel 7.应用于Alder Lake和Sapphire Rapids Xeon Scalable处理器，原名10nm Enhanced Super Fin，相当于10nm工艺的晶体管优化产品，每瓦性能10比 10nm SuperFin 高 % 到 15%。其中，Alder Lake已经开始量产，这就是我们期待的12代酷睿。同时，在GPU方面，Intel Xe-HP也属于Intel 7的范畴。

2022年下半年，Intel 4。以前称为Intel 7nm电路中节点是什么意思，应用于Meteor Lake和下一代Xeon Scalable处理器，目前处于实验室测试阶段。英特尔预计每瓦性能比上一代提高 20%。Intel 4 将主要在后端工艺（BEOL）中使用更多的极紫外光刻（EUV）。

2023 年下半年，Intel 3. 以前称为 Intel 7nm+，将增加 E​​UV 和 High Density Libraries 的使用。在这里，英特尔的新模块化战略将发挥作用，例如英特尔 3 和英特尔 4 进程将共享一些特性。与 Intel 4 相比，Intel 3 每瓦可提升约 18%。

2024年，英特尔20A。从这里开始是Intel工艺的转折点，A代表Amy ngstrm，10等于1nm，之前被称为Intel 5nm。由于英特尔会在这个时间点从 FinFET 切换到 RibbonFET，即环栅晶体管设计（GAAFET）方向，原来的 5nm 指定实际上是不准确的。同时，英特尔也在这一代工艺上采用了PowerVia技术，尽可能地将电源模块与计算模块分开，保证信号不受干扰

2025年，英特尔18A。无论是技术交流会，还是ChinaJoy 2021上英特尔产品总监的分享，分享细节基本都到英特尔20A才结束，但实际上，2025年之后，英特尔工艺将进入英特尔18A。这里将使用ASML最新的EUV光刻机High-NA，实现更精确的光刻操作。英特尔表示，他们已成为 ASML 的主要高 NA 合作伙伴，现已开始测试第一款高 NA 型号。

如果我们把上面的数据简单整理一下，可以看出一个很清晰的思路：

仍然需要注意的是，上述时间节点仅代表流程节点可能准备就绪的时间，实际的产品发布仍然是可变的。例如，使用 Intel 7 工艺的 Alder Lake 将在今年到明年初的 CES 上上市，而 Sapphire Rapids 可能会在 2022 年上市。

为什么要重命名工艺技术？

这可能是大多数玩家最关心的一点。无论是英特尔还是其竞争对手三星和台积电，以更小的工艺密度名称来显示产品竞争力仍然是主流做法。如果英特尔使用类似于台积电和三星的工艺命名规则，市场部在实际操作中可能还需要表达。在相同的工艺名称下，英特尔的晶体管密度仍然要高得多。

因此，切换命名轨道可能是最明智的做法，也可以很好地表达，在没有改进工艺节点的情况下，实际性能仍有明显提升。以Intel 7为例，原长名称为10nm Enhanced Super Fin，相当于10nm Super Fin的高级产品。听起来英特尔又在挤牙膏了。

事实上，情况并非如此。例如，10nm 到 10nm 的 Super Fin 似乎只有更长的名称。事实上，它采用了全新的 SuperMIM 电容设计，带来了超过 1GHz 的频率提升。因此，从 10nm Super Fin 过渡到 Intel 7 也注定意味着最终的性能变化。从目前的初步判断来看，每一代工艺的进步都能带来至少5%到10%的每瓦性能提升，变化是显而易见的。

事实上，这种命名思路已经被三星和台积电玩过。比如三星会在8LPP节点设计的基础上继续优化，进而衍生出6LPP、5LPE和4LPE，只有3GAE完成新技术迭代。同样，台积电的10nm和7nm其实是16nm工艺的优化设计，属于同一个工艺节点范围。但如果看Intel从Intel 7到Intel 3的发展，2会完成，工艺迭代会以更快的速度完成，这是Intel重回巅峰的重要举措之一。

题外话，如果英特尔将14nm+改名为13nm，将14nm++改名为12nm，在台积电批量出货5nm产品之前，或许英特尔的情况似乎并没有太大问题。

ASML 发挥关键作用

在英特尔的报告中，我们会发现ASML随时变得非常关键。由于目前是全球唯一一家可以为英特尔提供量产机的公司，英特尔也注定要在 ASML 上花费不菲的资金，以及持续的技术投入。

在即将接近“上帝之穹”的半导体工艺技术领域，期待一个霸主完全是异想天开。早在 2021 年，英特尔、三星、台积电都已投资 ASML，目的是加速 EUV 的开发，同时 300mm 晶圆。圆圈迁移到 4500mm 晶圆。尤其是英特尔21亿美元的投资让他们获得了ASML 10%的股份，英特尔还表示将继续投资，直到增持至25%。

有趣的是，ASML 在 2021 年已经达到 2680 亿美元，已经超过了英特尔的市值。

台积电在 2020 年 8 月的一份报告中显示，ASML 的 EUV 光刻机中有 50% 用于尖端工艺，而到目前为止，英特尔还没有将 EUV 用于任何产品，直到英特尔 4 中的后端工艺（BEOL）将强化。到目前为止，ASML 仍有 50 台 EUV 光刻机延迟交付，计划在 2021 年生产 45 到 50 台 EUV 光刻机，2022 年生产 50-60 台，每台标价 1.5 亿美元，安装时间将需要4到6个月。

ASML的缺货可能也是英特尔选择专注于英特尔4的原因，但更重要的是，ASML的下一代EUV技术High-NA EUV将成为英特尔的主要制造技术之一。NA与EUV光刻机的数值孔径有关。简而言之，可以在 EUV 光束撞击晶圆之前重新增强光束宽度。撞击晶片的光束越宽，强度越大，描绘的电路就越多。精确的。

如果依靠目前的工艺，一般会使用1D或2D光刻特征的双重图案化，或者四重图案化来达到类似的效果，但是会严重降低良率，而High-NA EUV则不会遇到这个问题显然更多符合英特尔的预期。

如果一切顺利，英特尔可能会在 2024 年拿到第一台 High-NA EUV 光刻机，之后会逐步增加。数量越多，对英特尔的输出和优势就越有利。

周转技术点1：RibbonFET

光有更好的光刻机是不够的，芯片设计将是英特尔重回巅峰的又一重担。英特尔在这里重点介绍了 RibbonFET 和 PowerVias。

在目前的普遍认识中，一旦传统的 FinFET 失去增长动力，整个半导体制造业将转向 GAAFET，也就是 Intel 20A 中提到的栅极环绕晶体管设计（GAAFET）。为了便于理解，英特尔将其命名为 RibbonFET。

RibbonFET 具有多层灵活宽度的晶体管来驱动电流。与依赖于源极/漏极的多个量化鳍和单元高度的多个鳍迹线的 FinFET 不同，RibbonFET 允许单个鳍的可变长度，并允许对每个单独的单元进行功率、性能、面积优化，每个单元等效的模块可以重新定义当前，变化更加多样化。

来自三星的数据

英特尔也是GAAFET的推动者之一。在 RibbonFET 的演示 PPT 中可以看到 PMOS 和 NMOS 器件都使用了，看起来像是 4 叠层结构。而且堆栈越多，增加的工艺步骤就越繁琐。

不过，与竞争对手相比，英特尔的速度确实有些落后。台积电计划在 2023 年之后过渡到 2nm 工艺的 GAAFET，三星计划在 2023 年部署更多的 3GAP 工艺产品。英特尔的 RibbonFET 要到 2024 年上半年才能投入使用，实际产品将在需要延迟一段时间。

营业额技术点2：PowerVias

PowerVias 是 Intel 20A 的另一个重要设计。

现代电路设计从晶体管层M0开始，不断向上叠加大规模附加金属层，解决晶体管与处理器缓存、计算单元等各部分之间的布线问题。高性能处理器通常有 10 到 20 个金属层，最外层的晶体管负责外部通信。

在 PowerVias 中，晶体管放置在设计的中间，通信线放置在晶体管的一侧，允许芯片的各个部分之间进行通信，所有与电源相关的设计都放置在另一侧，更准确地说，晶体管的背面，也就是我们常说的背面供电。

整体来说，电源部分与通讯部分的分离，可以简化很多不必要的麻烦，比如电源造成的信号干扰。另一方面，较短的通信距离可以降低能源消耗并提高运行效率。

当然，背面电源并不完美。它对设计和制造提出了更高的要求。例如，在设计和制造晶体管时，必须更早地发现设计和制造缺陷，而不是在电源和晶体管设计之间交替进行。. 同时，由于电源部分接反意味着当实际发热时，需要考虑热量对信号的影响等。

然而，背面电源技术已在业界提出多年。2019 年，ARM 和 IMEC 联合宣布将在 3nm 工艺的 ARM Cortex-A53 中实现类似的技术。尤其是在目前的设计下，很难换取等值的工艺节点升级。高性能，改变设计思维无疑是一个合理的解决方案。

下一代封装：EMIB 和 Foveros

除了工艺节点，英特尔还需要推进下一代封装技术。对高性能芯片的需求，加上工艺节点开发困难，使得处理器不再是单一的硅芯片，而是无数更小的芯片和模块组合在一起，因此需要更好的封装和桥接技术。英特尔 EMIB 和 Foveros 就是其中的两个。

EMIB：嵌入式多芯片互连桥

桥接技术最初是为 2D 平面芯片桥接而设计的。一般来说，两个芯片之间最简单的通信方式是通过基板形成数据通路。基板是由绝缘材料层组成的印刷电路，其中散布着蚀刻迹线和金属迹线。根据基板的质量、物理协议和使用标准，可以得出结论，传输数据时的功率、带宽损耗等是最便宜的选择。

在基板的先进形式中，两个芯片通过中介层桥接。中介层通常是一块大到足以将两个芯片安装在一起的硅片。与插座类似，硅片会为不同的芯片提供相应的接口，而且由于数据是从硅片移动到硅片，因此功率损耗比基板要小得多，带宽也更高。缺点是作为中介层的硅芯片还需要额外制造，工艺通常在65nm以上，涉及的芯片足够小，否则成本降不下来。

英特尔 EMIB 恰好是中介层硅和基板的融合。英特尔没有使用大型中介层，而是使用小型硅芯片将它们嵌入基板中，将它们变成带插座的桥接器。这使得桥接性能不受硅成本和衬底效率低下的影响。.

然而，将EMIB嵌入基板并不容易。Intel花了几年时间和资金完善这项技术，在桥接过程中难免会出现良率问题，即使每个芯片桥接能达到森林99%的频率，一旦多个芯片同时桥接，降到87 %。

EMIB技术的多款产品已经投放市场，包括Stratix FPGA和Agilex FPGA系列，以及前段时间流行于消费端的集成Intel CPU和AMD GPU的Kaby Lake-G。接下来，英特尔还计划在超级计算机图形处理器 Ponte Vecchio、下一代 Xeon Sapphire Rapids、2023 年的消费级处理器 Meteor Lake 以及 GPU 相关芯片中使用该技术。

在 EMIB 路线图上，英特尔计划在未来几年内继续缩小 EMIB 的接触间距，以提高连接性能。2017年发布的第一代EMIB接触间距为55微米，第二代EMIB将达到45微米，第三代EMIB可能达到35微米。

Foveros：真正的巨无霸

2019 年，英特尔在 Lakefield 首次使用了 Foveros 芯片到芯片堆叠技术。虽然 Lakefield 的低功耗移动处理器已经停产，但芯片到芯片的堆叠技术已经开始在其他产品中推广。. 芯片堆叠在很大程度上类似于interposer技术的EMIB部分，不同之处在于top interposer和基板需要来自芯片上层的完整有源供电。例如，Lakefield 处理器部分采用 10nm 工艺，但 PCIe 通道、USB 接口、安全、IO 等东西是通过 22FFL 低功耗工艺连接的。

虽然这仍然属于 EMIB 技术的 2D 缩放类别，但该操作实际上做了一个完整的 3D 堆栈，具有更少的功耗和更好的连接性，第一代 Foveros 的接触间距为 50 微米，而第二代 Foveros 可以达到 36 -微米接触间距和双倍的连接密度。它将尽快用于消费级处理器 Meteor Lake。

如果您听说过 Intel Packaging Technology，缩写为 ODI，或 Omni-Directional Interconnect，您可能听说过它，这是一种允许使用悬臂硅的封装技术的名称，它成为了第三代 Foveros Omni在 Foveros 上。

Foveros Omni 消除了原始第一代 Foveros 的最大芯片尺寸限制，允许在每一层上堆叠多种尺寸的芯片。由于 Foveros Omni 允许铜柱从基板一直延伸到电源部分电路中节点是什么意思，因此它解决了大功率硅通孔 (TSV) 导致信号局部干扰的困境。此时，Foveros Omni 触点间距减小到 25 微米。如果一切顺利，Foveros Omni 将于 2023 年量产。

第四代 Foveros Direct 可将触点间距减小到 10 微米，密度是 Foveros Omni 的六倍，并使用全铜连接以降低功耗和电阻。发布时间也是 2023 年，Foveros Omni 同步针对不同成本和情况提供解决方案。

写在最后：性能突破有时

英特尔为我们绘制了2025年芯片制造的宏伟蓝图，庞大的计划背后可能有数百家供应商和客户在洽谈，而为了推动这一计划，英特尔不惜重金聘请前英特尔员工的专家和研究人员，推进当前的研究进展。

要想在每瓦功率上有所突破，只能在工艺、封装、设计上不断推进，同时兼顾客户和市场的实际需求，多方面的平衡并不容易，但至少，我们已经看到英特尔决心重回巅峰。