数字时序电路中通常用到的三种触发器，你知道吗？

数字时序电路中常用的触发器有3种：电平触发、脉冲触发和边沿触发。今天就给大家介绍一下这三个触发器。事不宜迟，让我们进入正题。

1. 电平触发

如上图所示，是电平触发器的逻辑结构图和图形符号图。只有当CLK为高电平时，才能接受输入信号，并根据输入信号将触发器的输出设置为相应的输出。它由一个SR触发器和两个与非门组成，也称为同步SR触发器。

2. 脉冲触发

如上图所示，脉冲触发由两个相同电平触发的SR触发器组成。左侧的 SR 触发器成为主触发器，右侧的称为从触发器。该电路也称为主从SR触发器。（主从 SR 触发器）。脉冲触发器的触发方式分为两步：第一步是当CLK=1时，主触发器接收到输入的信号，并置为相应的状态，从触发器不动。第二步，当CLK下降沿到来时，从触发器根据主触发器的状态进行翻转。因此，Q和Q’的输出状态变化发生在CLK的下降沿。它的图形符号如下所示：

3. 边沿触发

如上图所示，COMOS集成电路中主要使用的边沿触发电路结构实际上是由两个CMOS传输门组成的电平触发D触发器。

当 CLK=0 时，TG1 开启，TG2 关闭，TG3 关闭，TG4 开启。

当CLK=1时，TG1关闭，TG2开启，TG3开启，TG4关闭。

边沿触发器的下一个状态只取决于时钟信号上升沿或下降沿到达时输入的逻辑状态，在此之前或之后输入信号的变化对触发器的输出状态没有影响-翻牌。

根据逻辑功能的不同特点，时钟控制的触发器通常可以分为SR触发器、JK触发器、T触发器和D触发器。触发器是数字设计中时序逻辑电路中不可缺少的单元t触发器的逻辑功能t触发器的逻辑功能，它使电路具有记忆功能。时序逻辑电路与组合逻辑电路的协同设计，让数字电路拥有无限可能！