一、实验目的
1、了解如何测试触发逻辑功能。
2、熟悉基本RS触发器的组成、操作和性能。
3、熟悉集成JK触发器和集成D触发器的逻辑功能和触发方法。
二、实验设备
1.数字电路实验箱
2.设备
三、实验内容及步骤
1.基本RS触发器逻辑功能测试
基本的RS触发器由连接到第一个位置的两个与非门组成,如图4-1-1所示。
图中Rd’、Sd’的输入端接逻辑电平开关,Q、Q’的输出端接电平指示器。
(1)按表4-1-1要求对Rd’和Sd’端子施加信号,借助电平显示观察并记录Q和Q’的状态,并将结果记录在表 4-1 -1 中。
(2)不确定状态测试
将 Rd’ 和 Sd’ 连接到同一个逻辑电平开关。首先将开关拨到“L”,即Rd’=Sd’=0。当逻辑电平开关由“L”变为“H”时,即Rd’=Sd’=1时,观察触发器Q的状态,做5~10次以上,分析结果,并意识到“不确定”的意思。
2、集成JK触发器逻辑功能测试
JK触发器是一种下降沿触发器,其逻辑符号如图4-2-1所示。 74LS112芯片是一个双JK集成触发器电路,其中有两个JK触发,如图4-2-1所示。图4-2-2是74LS112在实验箱面板上的逻辑接线图。
(1)异步置位和复位功能测试
如图4-2-3所示,J、K、CP处于任意状态(实验中通常为悬空),Sa为置位端,Rs为复位端。 Sd’和Rd’接逻辑电平开关,Q和Q’接电平显示,根据表4-2-1的情况测试Q端的状态,结果填入表中4-2-1。 (注:X代表任意状态。)
(2)逻辑函数测试(J、K与(Q^(n+1))的关系))
a) 接线如图4-2-4,先将触发器设置为“1”d触发器逻辑功能,使触发器的初始状态为“1”,即Q=1。
①当触发设置为“1”时d触发器逻辑功能,Rd’=1,Sd’=0。
②触发器置“1”后,Rd’=1,Sd’=1。
从CP端输入一个单脉冲(从实验箱面板获取)。根据表4-2-2的情况测量Q端的状态,结果填入表4-2-2。
注意:i) 触发器的状态与J、K的关系。
ii) 触发器是在时钟脉冲的上升沿还是下降沿触发。
注:表中↑为CP上升沿,↓为CP下降沿。
b) 将JK触发器连接到计数状态(JK触发器转换为T’触发器)
J=1,K=1,Rd’=1,Sd’=1。
(省略)
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