同步电路和异步触发器的区别是什么?(上)

Q1:同步电路和异步电路有什么区别?

同步电路:存储电路中所有触发器的时钟输入端连接到同一个时钟脉冲源,因此所有触发器的状态变化与添加的时钟脉冲信号同步。

异步电路:电路没有统一的时钟。一些触发器的时钟输入连接到时钟脉冲源。这意味着这些触发器的状态变化与时钟脉冲同步,而其他触发器的状态变化与时钟脉冲不同步。同步。

Q2:什么是“wire-and”逻辑,实现它对硬件特性的具体要求是什么?

两个门电路的输出端并联,实现与逻辑作为线与的功能。在硬件上,使用OC门来实现,并在输出端口加一个上拉电阻。由于不使用OC门,可能会造成灌电流过大,烧坏逻辑门。

Q3:说明建立和保持时间违例,并说明解决方法?

建立/保持时间是输入信号和测试芯片时钟信号之间的时间要求。建立时间是指触发器时钟信号上升沿到来之前数据稳定的时间。

输入信号应比时钟上升沿提前 T 时间到达芯片(如果上升沿有效)。这个 T 是建立时间 – 建立时间。如果不满足建立时间,则数据无法通过该时钟输入到触发器中。只有在下一个时钟的上升沿才能将数据输入到触发器中。

保持时间是指触发器的时钟信号上升沿到达后数据稳定的时间。如果保持时间不够,数据也无法输入到触发器中。

设置时间和保持时间。建立时间是指数据信号在时钟沿之前需要保持恒定的时间。

保持时间是指数据信号在时钟跳变沿后需要保持不变的时间。

如果时钟边沿触发前后数据信号的持续时间超过建立时间和保持时间,超出的部分分别称为建立时间余量和保持时间余量。

Q4:竞争和冒险的现象是什么?如何判断?如何消除?

在组合逻辑中,由于门的输入信号路径的延迟不同,到达门的时间不一致称为竞争。

产生故障是一种冒险。判断方法:代数法、图解法(是否有切卡诺圆)、表格法(真值表)。

如果布尔值中有相反的信号,则可能发生竞争和冒险。

冒险分为部分“1”冒险和部分“0”冒险。解决方案:首先,添加一个布尔消除项;第二,在芯片外加一个电容;第三,添加频闪信号。

Q5:解释一下 SRAM、SSRAM 和 SDRAM 这三个术语?

SRAM:静态随机存取存储器 (SRAM) 是一种随机存取存储器。

SSRAM:Synchronous Static Random Access Memory的缩写,即Synchronous Static Random Access Memory。

SDRAM:同步动态随机存取存储器 (SDRAM) 是一种具有同步接口的动态随机存取存储器 (DRAM)。

对 SSRAM 的所有访问都在时钟的上升/下降沿启动。地址、数据输入等控制信号都与时钟信号有关。

这与异步 SRAM 不同。异步SRAM的访问与时钟无关,数据输入和输出均由地址变化控制。 SDRAM:同步DRAM同步动态随机存取存储器。

Q6:FPGA和ASIC的概念,它们有什么区别?

FPGA 是一种可编程 ASIC。

ASIC,Application-Specific Integrated Circuit,是专门为一个用户设计和制造的专用电路。根据用户的具体要求,可提供全定制和半定制集成电路,开发成本低,交货期短,交货期短。

与门阵列等其他ASIC(Application Specific IC)相比,具有设计开发周期短、设计制造成本低、开发工具先进、无需测试标准产品、质量稳定、实时间在线检查。

Q7:单片机上电后不运行,首先要检查什么?

(1)首先要确认电源电压是否正常。用电压表测量接地脚和电源脚之间的电压,看是不是电源电压,比如常用的5V。

(2)接下来检查reset管脚电压是否正常。测量按下reset键和松开reset键的电压值是否正确。

(3)然后检查晶振是否启动,一般用示波器看晶振引脚的波形;检查以上几点后,故障一般可以排除。

如果系统不稳定,有时是电源滤波不良造成的。通过在微控制器的电源引脚和接地引脚之间连接一个 0.1uF 电容器可以改善这种情况。如果电源没有滤波电容,则需要连接更大的滤波电容,比如220uF。当系统不稳定时,可以尝试加一个电容(离芯片越近越好)。

Q8:什么是同步逻辑和异步逻辑?

同步逻辑是时钟之间固定的因果关系。异步逻辑就是时钟之间没有固定的因果关系。

Q9:你知道哪些常见的逻辑电平? TTL和CMOS电平可以直接互连吗?

常用逻辑电平:12V、5V、3.3V。

TTL和CMOS不能直接互连,因为TTL在0.3-3.6V之间,CMOS是12V和5V。 CMOS输出到TTL可以直接互连。 TTL接CMOS需要在输出口加一个上拉电阻接5V或12V。

Q10:如何解决亚稳态?

亚稳态是指触发器无法在指定时间段内达到可识别状态。当触发器进入亚稳态时,既无法预测单元的输出电平,也无法预测输出何时会稳定在某个正确的电平。

在亚稳态期间,触发器输出一些中间电平,或者可能处于振荡状态,这个无用的输出电平可以级联到信号路径上的各个触发器。

主要解决方案有:

降低系统时钟;

使用更快的触发器(FF)、锁存器(LATCH);

引入同步机制,防止亚稳态传播;

提高时钟质量,使用边沿变化快的时钟信号;

使用技术好、时钟周期余量大的设备。

Q11:锁存器、触发器和寄存器有什么区别?

触发器:能存储一位二进制信号的基本单元电路统称为“触发器”。

锁存器:触发器只能传输或存储一位数据,但实际上通常希望一次传输或存储多位数据。为此,多个触发器的时钟输入端CP可以通过一个共同的控制信号连接和控制,而每个数据端口仍然可以在任何地方独立接收数据。一次可以传输或存储多位数据的电路称为“锁存器”。

寄存器:在实际的数字系统中,可以用来存储一组二进制代码的同步时序逻辑电路通常称为寄存器。由于触发器具有记忆功能,因此触发器可以很容易地组成一个寄存器。由于一个触发器可以存储一位二进制代码,因此连接n个触发器的时钟端口可以组成一个存储n位二进制代码的寄存器。

区别:从寄存器数据来看,寄存器和锁存器的功能是一样的。它们的区别在于寄存器由同步时钟控制,而锁存器由电位信号控制。

可以看出,寄存器和锁存器有不同的应用,取决于控制方式和控制信号与数据信号的时间关系:如果数据信号有效,控制信号有效,只有锁存器可以使用 ;如果数据信号先于控制信号到达,需要同步操作,可以使用寄存器来存储数据。

Q12:IC设计中同步复位和异步复位有什么区别?

异步复位不受时钟影响。当一个芯片系统被初始化(或上电)时,需要这样一个全局信号来将整个芯片作为一个整体复位到初始确定状态。同步复位需要在时钟沿到来时复位整个系统。

Q13:在多时域设计中,信号穿越时域如何处理?

不同时钟域之间的信号通信需要同步,这样可以防止新时钟域第一级触发器的亚稳态信号影响下级逻辑。对于单个控制信号,可以使用两级同步。对于多位信号,可以使用FIFO、双口RAM、握手信号等。

跨时域的信号由同步器同步,以防止亚稳态传播。例如,如果要将时钟域1的信号发送到时钟域2,则在将信号发送到时钟域2之前,必须先通过时钟域2的同步器进行同步,然后才能进入时钟域2。

这个同步器是一个两级d触发器,其时钟是时钟域2的时钟。这样做是因为时钟域1中的信号可能不满足时钟域触发器的建立和保持时间2、导致亚稳态,因为它们之间没有必然的关系,是异步的。

这样做只能防止亚稳态传播,但不能保证传入数据的正确性。所以通常只有几位信号是同步的。例如控制信号或地址。地址同步时,一般地址应该使用格雷码,因为格雷码一次只改变一位,相当于一次只工作一个同步器,这样可以减少出错的概率,就像在异步FIFO的设计,在比较读写地址大小时使用此方法。

如果在两个时钟域之间传输大量数据,可以使用异步 FIFO 来解决问题。

我们可以在穿越ClockDomain的时候添加一个低启用的LockupLatch来保证时序正确。

Q14:给定reg的建立和保持时间,中间组合逻辑的延迟范围是多少?

建立/保持时间是输入信号和测试芯片时钟信号之间的时间要求。建立时间是指触发器时钟信号上升沿到来之前数据稳定的时间。

输入信号应该比时钟的上升沿提前T时间到达芯片(如果上升沿有效),这个T就是建立时间-建立时间。如果不满足建立时间,数据不能被时钟输入触发器,只有在时钟的下一个上升沿,数据才能被时钟输入触发器。

保持时间是指触发器的时钟信号上升沿到达后数据稳定的时间。如果保持时间不够,数据也不能输入到触发器中。即延迟

Q15:时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min,组合逻辑电路的最大延时为T2max,最小为T2min。触发器D2的建立时间T3和保持时间应该满足什么条件?

建立时间(setup time)是指在触发器的时钟信号上升沿之前数据稳定的时间。 (保持时间)是指触发器的时钟信号上升沿到达后数据稳定的时间。如果保持时间不够,数据就无法进入触发器。

Tffpd:触发器输出的响应时间,即clk时钟上升沿后触发器输出变化和稳定的时间,也可以理解为触发器的输出延迟-翻牌。

Tcomb:触发器的输出通过组合逻辑所需的时间,即标题中的组合逻辑延迟。 Tsetup:建立时间 Thold:保持时间 Tclk:时钟周期

Setup Time Tolerance:相当于保护时间,要求建立时间公差大于等于0。Hold Time Tolerance:保持时间公差也要求大于等于0。

Q16:说说静态和动态时序仿真的优缺点?

静态时序分析采用穷举分析的方法,提取整个电路中存在的所有时序路径,计算这些路径上信号的传播延迟,检查信号的建立时间和保持时间是否满足时序要求。时序和最小路径延迟分析,以发现违反时序约束的错误。

它可以在没有输入向量的情况下耗尽所有路径,并且运行速度非常快,占用内存更少。它不仅可以对芯片设计进行全面的时序功能检查,还可以利用时序分析的结果来优化设计。因此,静态时序分析越来越多地用于数字集成电路设计的验证。

动态时序仿真是通常的仿真,因为不可能生成覆盖门级网表中每条路径的完整测试向量。因此,在动态时序分析中,不能暴露某些路径上可能存在的时序问题。

Q17:LATCH和DFF的概念和区别?

(1)概念

电平敏感的存储设备称为锁存器;它们分为高级锁存器和低级锁存器,用于不同时钟之间的同步。

由交叉耦合门组成的双稳态存储器件称为触发器,分为上升沿触发和下降沿触发。可以认为是两个不同的电平敏感锁存器串联。锁存器决定了触发器的建立时间,后者的锁存器决定了触发器的保持时间。

(2)区别

锁存器是电平触发和异步控制的。当使能信号有效时,锁存器相当于一个通道,当使能信号无效时,锁存器保持输出状态。 DFF由时钟边沿触发,同步控制。

Latch 容易出现故障,而 DFF 不太容易出现故障。

如果门电路用于构建latch和DFF,latch消耗的门资源比DFF少,这就是latch相对于DFF的优势。所以在ASIC中使用latch的集成度要高于DFF,但在FPGA中则相反,因为FPGA中没有标准的latch单元,而是有DFF单元,一个LATCH需要多个LE来实现。

锁存器使静态时序分析变得非常复杂。一般的设计规则是:在大多数设计中避免闩锁。它会扼杀你设计的时间,而且它是如此隐秘,以至于非专家无法检测到它。锁存器最大的危险是它不能过滤毛刺。这对于下一级电路是极其危险的。所以只要能用D触发器,就不需要锁存器了。

有些地方没有时钟,只能使用latch。比如现在用一个clk连接到锁存器的使能端(假设是高电平使能),所以需要的建立时间就是时钟下降沿之前数据所需的时间,但是如果它是一个DFF,那么建立时间就是时钟上升沿所需要的时间。

这意味着如果数据晚于控制信号,则只能使用锁存器。在这种情况下,前面提到的锁存时序借用。基本上相当于借了高时间。也就是说,latch 借用的时间也是有限的。

Q18:latch和register的区别,为什么现在多用register?行为级描述中的latch是如何产生的?

Latch(锁存)是电平触发,Register(寄存器)是边沿触发,寄存器是同一个时钟沿触发,符合同步电路的设计思想,而latch属于异步电路设计,往往导致时序分析困难,锁存器应用不当会浪费大量芯片资源。

Q19:什么是锁相环 (PLL)?锁相环是如何工作的?

锁相环是一种反馈电路t触发器的逻辑功能,其作用是使电路上时钟的相位与外部时钟同步。

PLL 通过将外部信号的相位与压控晶体振荡器 (VCXO) 的相位进行比较来实现同步。在比较过程中,锁相环电路会根据外部信号的相位不断调整本地晶振的时钟相位。直到两个信号的相位同步。

在数据采集系统中,锁相环是一种非常有用的同步技术,因为通过锁相环,不同的数据采集板可以共享同一个采样时钟。

因此,所有板卡各自本地80MHz和20MHz时基的相位同步,采样时钟也同步。

由于每个板卡的采样时钟是同步的,因此可以严格同时进行数据采集。

Q20:基础放大电路有哪些种类和优缺点,为什么广泛使用差分结构?

基本放大电路按其连接方式可分为共射极放大电路、共基极放大电路和共集电极放大电路,简称共基极、共发射极、共集电极放大电路。

共射极放大器电路可以放大电流和电压。输入电阻在三个电路中间,输出电阻较大,频带较窄。常用作低频电压放大电路的单元电路。

共基极放大电路只能放大电压不能放大电流,输入电阻小,电压放大倍数和输出电阻与共发射极放大电路相当,频率特性是目前最好的电路。三种连接方式。常用于宽带放大电路。

共集电极放大电路只能放大电流,不能放大电压。是三种连接方式中输入电阻最大、输出电阻最小的电路,具有电压跟随的特点。常用于电压放大电路的输入级和输出级t触发器的逻辑功能,发射极输出也常用于功放电路中。

共集电极放大电路只能放大电流,不能放大电压。是三种连接方式中输入电阻最大、输出电阻最小的电路,具有电压跟随的特点。常用于电压放大电路的输入级和输出级,发射极输出也常用于功放电路中。

© 版权声明
THE END
喜欢就支持一下吧
点赞0
分享
评论 抢沙发

请登录后发表评论